Um chip IBM NanoStack sub-1nm é entregue
IBM
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Principais vantagens do ZDNET
- A arquitetura NanoStack sub-1 nanômetro da IBM contém quase 100 bilhões de transistores em um chip.
- Esses chips são mais baratos e mais potentes que as gerações anteriores.
- A tecnologia NanoStack será ótima para implantar cargas de trabalho de IA.
TSMC, Intel e Samsung têm pressionado para produzir chips de baixo nanômetro nos próximos dois anos, ao mesmo tempo que planejam produzir chips subnanométricos até o final da década. No entanto, esta corrida pode terminar antes mesmo de começar. A IBM revelou a primeira tecnologia de chip sub-1 nanômetro do mundo baseada em um novo 3D NanoStack arquitetura de transistor em um nó de 0,7 nm ou 7 angstrom.
Um dispositivo de pesquisa introduzido antes VLSI 2026foi projetado para caber quase 100 bilhões de transistores em um molde do tamanho de uma unha, quase dobrando a densidade do chip de teste anterior de 2 nm da IBM, mostrado pela primeira vez em 2021. Hoje, os chips menores e mais poderosos excedem cerca de 80 bilhões de transistores.
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O que há de tão importante nos chips minúsculos? Eles são valiosos porque permitem que mais transistores caibam em uma determinada área enquanto consomem menos energia, o que significa maior desempenho, menor consumo de energia e menor custo por unidade de computação. Caso você esteja vivendo sob uma rocha, a inteligência artificial requer chips baratos e de baixo consumo de energia. Existe um mercado enorme para esses chips.
Da nanofolha à “nanostack”
No centro do anúncio está o NanoStack. Este é um projeto de transistor tridimensional baseado em nanofolhas que são dimensionadas verticalmente ou ao longo do eixo z empilhando e empilhando dispositivos CMOS. Ao contrário das atuais arquiteturas de nanofolhas, também iniciadas pela IBM, que usam fundições condutivas em 3nm e 2nm, o NanoStack conecta dois transistores de nanofolhas em uma única estrutura vertical, onde cada nível é otimizado de forma independente e fica voltado para lados opostos.
Cada transistor na estrutura demonstrada usa três nanofolhas com menos de 5 nm de espessura com cerca de “15 átomos de silício” separados por espaçadores de cerca de 9 nm. Dois desses dispositivos são então unidos verticalmente usando um processo dielétrico ultrafino que a IBM descreve como uma inovação importante. Como os dispositivos superior e inferior podem usar diferentes materiais de canal, dielétricos e metais, a IBM diz que o NanoStack não é apenas um pônei de um truque, mas uma plataforma de transistor que pode ser ampliada ao longo de várias gerações: 7 angstroms (Å), 5 Å, 3 Å e possivelmente até 1 Å em seu pipeline interno.
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A propósito, um angstrom equivale a um décimo bilionésimo de metro. Quando se trata de chips, um angstrom equivale a um décimo de nanômetro.
“Esta é a primeira tecnologia de chip abaixo de 1 nanômetro do mundo com uma nova arquitetura de transistor”, disse Jay Gambetta, diretor de pesquisa da IBM e bolsista da IBM, em uma coletiva de imprensa. “Não estamos apenas fabricando transistores menores, mas também reinventando a forma como os chips são construídos para fornecer potência e eficiência energética significativamente maiores.”
Benefícios esperados: desempenho, eficiência e densidade de SRAM
A IBM está posicionando a tecnologia de 0,7 nm como um passo significativo além dos atuais conjuntos de nanofolhas, e não apenas mais um passo abaixo. Com base em benchmarking interno com seu nó de 2 nm, a empresa disse que seus novos chips oferecerão até 50% mais desempenho com a mesma potência ou até 70% menos energia com o mesmo desempenho.
Big Blue também destacou uma melhoria de 40% no dimensionamento da memória estática de acesso aleatório (SRAM).) área celular em relação à sua tecnologia de 2 nm. É uma mudança que a IBM descreveu como “um passo que a indústria não via há mais de uma década” e pode ser especialmente importante para aceleradores de IA que funcionam ou morrem na largura de banda de memória de um chip.
No laboratório, a IBM disse que validou experimentalmente uma arquitetura com uma junção dielétrica ultrafina em um processo CMOS, demonstrou engenharia de canal duplo em dispositivos totalmente empilhados e demonstrou inversores CMOS funcionais com comportamento de comutação previsível. “Juntos, esses resultados confirmam que a tecnologia nanostack pode ser criada fisicamente e suporta cálculos do mundo real”, disse a empresa em seus materiais de imprensa.
Escala de classe Angstrom, EUV de alto NA e materiais
A IBM deixa claro que “0,7 nm” e “7 angstrom” devem ser lidos como nomes de nós geracionais, e não comprimentos ou passos literais de portas, em linha com uma tendência mais ampla da indústria de dissociar rótulos de nós de dimensões físicas específicas. A empresa disse internamente que comparou dimensões críticas do NanoStack, como inclinações de porta e passo de porta de contato, em relação a um nó projetado de classe de 1 nm, facilitando então o dimensionamento movendo-se verticalmente.
Para chegar lá, a linha de pesquisa de Albany depende fortemente de litografia avançada e trabalho com materiais. A IBM e parceiros em Nova York, incluindo ASML, Lam Research, Tokyo Electron e SCREEN, já estão instalando ferramentas EUV de alta abertura numérica (High-NA EUV), que a empresa chama de “cruciais para o futuro do escalonamento lógico”, e avaliando novas resistências de óxido metálico para construir padrões de nós de classe angstrom. Do lado do dispositivo, a separação dos transistores superior e inferior do NanoStack abre a possibilidade de introdução de novos materiais de canal e dielétricos em cada nível sem a necessidade de qualificá-los em toda a pilha CMOS planar.
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NanoStack é um novo paradigma, de acordo com Huiming Bu, vice-presidente de pesquisa e desenvolvimento de tecnologia de silício da IBM. Ele leva os chips ao dimensionamento total em três dimensões e dá à indústria pelo menos “mais uma década” de progresso lógico, passando de nanômetros para angstroms.
Não fique muito animado ainda, no entanto. Historicamente, demorou mais de uma década para que qualquer material verdadeiramente novo fosse introduzido em CMOS de grande escala. No entanto, a IBM afirma que a arquitetura distribuída do NanoStack pode reduzir esse atrito. No entanto, os pesquisadores universitários de dispositivos já estão recorrendo à IBM para explorar novos materiais na arquitetura.
IA, data centers e cronograma de comercialização
Embora o chip de 0,7 nm demonstrado hoje seja um projeto de pesquisa, a IBM já está vinculando o trabalho diretamente à IA e aos roteiros de nuvem. Tanto Gambetta como Bu acreditavam que o aumento no desempenho por watt era essencial para satisfazer a rápida procura de inteligência artificial sem as mesmas contas de energia rápidas, especialmente em centros de dados onde a electricidade e o arrefecimento são agora limitados.
“Todo mundo quer mais desempenho, mas ninguém quer pagar a conta de energia”, disse Bu. “Esta nova inovação pode melhorar o desempenho em 50% em comparação com o melhor chip disponível atualmente, ao mesmo tempo que reduz o consumo de energia em 70% se você optar por gerenciar seu poder nesta computação, que é uma parte muito importante da IA.” O aumento de 40% na densidade de SRAM também pode ajudar os arquitetos a aproximar os caches e a RAM das unidades de computação, reduzindo a movimentação de dados em cargas de trabalho de treinamento e inferência.
A IBM enfatizou que NanoStack é uma tecnologia lógica de uso geral. Não é uma estrutura única ou construída para um propósito específico. A IBM espera que o NanoStack eventualmente suporte CPUs, GPUs, SoCs móveis e matrizes SRAM. Embora atualmente esteja focada em trazer o processo de 2nm baseado em nanofolhas para produção com o parceiro de fundição japonês Rapidus, a IBM disse que o NanoStack deverá substituir a nanofolha como a principal arquitetura líder, começando com o nó de 1nm.
Com essa ressalva, a empresa ainda fala sobre vendas futuras de seus chips. Com base em sua história de fornecimento de IP de nanofolhas e outras inovações de dispositivos para fundições comerciais, a IBM disse que vê um caminho para usar o NanoStack na fabricação em um nó sub-1nm “já nos próximos 5 anos”.
